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suyushi 5700eb4115 Initial: knowledge base
2026-08-05 17:25:09 +08:00

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PCB项目通用全流程工作清单 V3.0

类别：pcb | 芯片：cross-platform | 主题：PCB项目通用全流程工作清单 V3.0 2026-06-28 | 整合V2.0(13铁律+8步审查+踩坑附录) + 方法论V2.0(9阶段+拓扑重审+模块整体分合+电源树)

通用铁律

  1. 带病不推进：每阶段出口条件不满足，不进下一阶段
  2. datasheet为唯一权威标准：冲突时以技术手册为准，网搜结果需交叉验证
  3. 双模型交叉验证：审查环节智谱+DeepSeek双审，少一个不行。双模型必须独立审查，分别发问题文档各自输出，最后合并比对，不一致项人工复核，禁止同一对话传话
  4. 先熟读再设计：IC参数没吃透没资格画拓扑，参数是设计的基础弹药
  5. 改方案比新建难：在原有基础上改要跟旧惯性斗争，每个决定重新论证；已沉淀的弹药库/速查卡/踩坑规则是从0到1的资产
  6. 方法论持续迭代：踩过的坑沉淀为规则，每次整改后复盘方法论缺陷
  7. 参考设计必须走完论证流程：开源/参考设计与全新设计一视同仁，只提供典型值不提供你的场景可靠性
  8. 数据锚点：审查输出必须带数据锚点（net名/位号/数值），禁止模糊结论
  9. 踩坑即记录：新坑随时补进附录
  10. 基线存档制：原理图基线存档后不改，改版另起版本号
  11. 网络标签功能性命名：一个net一个名字，不复用不加后缀，禁下划线/空格/标点
  12. 布局先规划后动手：先九宫格分区确认再塞元件
  13. 电源走顶层明面：VBUS/5V/3V3粗线顶层，信号底层
  14. 外接座靠边放：接口靠板边，连的元件就近
  15. 接口必须对照官方：USB/UART/I2C等信号线阻容网络，与芯片手册/官方开发板逐脚对照，官方要求的一个不能省
  16. strapping引脚查默认态：BOOT/EN等启动引脚，必须查上电瞬间默认电平，不能只看"按键按下"
  17. 烧录链路必走查：最后一道关——插上Type-C电脑能识别能烧录，全链路走一遍
  18. 开发板拆解陷阱：面包板验证的是拓扑逻辑，开发板内部兜底的接口细节你看不见，拆到PCB时这些全得自己画，漏一个就废板
  19. 模块与整体必须分开做再融合：模块化只管IC级参数/引脚阻容，整体性管网级连接/路径/时序，不能混着做否则两头都漏
  20. 技术参数禁凭记忆瞎答：必须先查文档再回复，宁慢勿错

一、思路碰撞

  • ☐ 产品用途/核心功能/目标用户
  • ☐ 技术路线选型 + 成本框算
  • ☐ 核心工作模式定义（强制）：有无电池、边充边用、低电量等场景下的系统行为，不定义不清不进下一步
  • ☐ 功能说明文档：每模块输入/输出/精度 + 供电架构图 + 交互方式
  • ☐ 架构审查：供电链路(压差+裕量) / 测量链路(量程匹配) / 保护链路(阈值)，均带数值
  • ☐ 反向场景审查：插错/放反/过压/ESD，至少做到"坏了不冒烟"，能自恢复更好
  • ☐ 双模型交叉审查通过

出口：需求清单+约束条件+工作模式定义 双方确认 + 功能文档定稿 + 架构审查通过 + 三条链路有数值支撑

二、拓扑从零构建与独立论证

  • ☐ 不沿袭旧设计，独立重新论证每个连接的合理性，"之前这么设计的"不是理由
  • ☐ 如发现IC不合适，该换就换，不将就
  • ☐ 电源树绘制：从电源入口开始，逐级画出经过的每一颗IC（充电、保护、开关、LDO），标出每级输入输出电压、电流能力
  • ☐ 压降与耐压审查：确认极端情况下后端器件输入电压在安全范围内，LDO压差足够
  • ☐ 路径隔离论证：充电路径和系统供电路径是共用/部分共用/完全独立，能否覆盖所有工作模式
  • ☐ 双模型交叉审查通过

出口：拓扑完美无缺 + 无惯性遗留假设 + 电源树论证通过

注：已有设计迭代时可先做阶段三再回阶段二（IC参数校准→拓扑重审），省去重新选型步骤

三、IC选型与参数确认

  • ☐ 先熟读再设计：所有IC datasheet吃透，PDF图表信息（配置表/时序图/引脚图/特性曲线）必须翻原文件确认，文本提取不替代原图
  • ☐ 逐IC建立技术档案：PDF+速查卡+引脚映射+电气特性
  • ☐ 逐pin合规审查：
    • Strapping/电源/特殊功能引脚逐条对照datasheet
    • 电源完整性审查（强制）：确认IC供电范围、上电斜率要求、所需去耦电容容值和数量，尤其检查MCU内部LDO需外部电容的引脚
    • 复位/EN引脚时序审查（强制）：确认原理图上有阻容延迟电路或电压监控复位IC，无此电路不进下一阶段
  • ☐ 优先基础库（省换料费¥20/种），扩展库确认库存
  • ☐ 封装统一（阻容0805起步），关键器件确认替代方案
  • ☐ 新手坟场封装规避：验证板优先SOP/SOT-23/0603以上，走线不挤不强行上QFN/0402
  • ☐ BOM vs datasheet交叉对比，确认无遗漏元件
  • ☐ BOM：位号/型号/封装/编号/数量/库类型/备注，SMT/自焊/外接分开
  • ☐ 每个编号去商城搜过不靠记忆，封装实物匹配，换料费核算

出口：所有IC参数锁死 + 速查卡与PDF原图一致 + BOM冻结零冲突 + 编号已核实 + 换料费已算

四、分模块验证

  • ☐ 模块化只管IC级参数、引脚阻容配置
  • ☐ 逐模块标定：压降、稳定性、电流、驱动能力
  • ☐ 双模型交叉验证（智谱+DeepSeek），禁止单模型结果直接用

出口：每个模块独立验证通过，参数在控制内

五、整体审视

  • ☐ 整体性管网级连接、路径、时序
  • ☐ 回头看模块标定的参数，在整体运行时有无问题
  • ☐ 阻容根据拓扑运算结果调整
  • ☐ 确认板级合理性（电源路径、信号流向、接口一致性）
  • ☐ 总线/接口完整性审查：
    • 开漏总线（I2C等）原理图上显式画出上拉电阻，阻值匹配速率和节点数
    • 对外接口ESD防护（至少留TVS管位置）
    • 连接器/开关触点在关键信号路径上的接触电阻对测量精度影响
    • 高速/敏感信号终端匹配或阻抗连续性考虑
  • ☐ 双模型交叉审查通过

出口：整体网络校验通过 + 阻容配置合理 + 接口完整性确认

六、网络标签规划

  • ☐ 每个net：名称 + 连接引脚列表 + 功能说明
  • ☐ 同名net超2个模块→强制拆中间节点
  • ☐ 采样元件两端必须不同net名（否则被旁路=致命）
  • ☐ 供电net和测量net分开命名，禁止后缀区分

出口：网络总表定稿 + 采样电阻两端net名不同 + 双模型审过

七、原理图绘制

  • ☐ 分模块画，虚线框围起标注模块名，模块内直连跨模块用标签
  • ☐ 每模块画完立即：放标签对照总表 / 悬空引脚标NC / 自焊件标注
  • ☐ 对外接口逐脚对照官方：每个模块与外部连接器的信号完整性要求，对照芯片手册参考设计（串联电阻/上下拉/匹配电容），单独检查项覆盖
  • ☐ DRC/ERC → 0错误0警告

出口：模块画完 + 标签与总表一致 + 无悬空 + 接口对照官方通过 + DRC零报错

八、原理图审查（核心，八步缺一不可）

8.1 DRC/ERC → 0错误0警告

⚠ DRC只查物理规则，不查功能/拓扑错误

8.2 网表逐条核对

每个net三问：该连的连了吗？多连了吗？漏连了吗？ 逐元件值比对：网表PARTTYPE/Value必须与BOM逐一对照，阻值/容值/型号不一致立即标红，连通性正确≠值正确

8.3 接口信号完整性审查（独立项）

USB D+/D-串联电阻、CC上下拉、I2C上拉、时钟匹配等，独立于功能审查，跨模块连接规范逐条检查

8.4 strapping引脚上电时序专项

所有影响启动/下载/复位的引脚，查默认态（上电瞬间上下拉决定的电平），不只看按键动作。制作真值表验证每种组合合法

8.5 烧录链路完整性走查

从USB座→D+/D-→芯片GPIO→BOOT/EN时序→固件加载，每个节点确认能正常工作。最后一道关口

8.6 与官方开发板差异对比

用官方开发板原理图做参照模板，逐模块逐脚比对。所有偏离官方的改动记录原因

8.7 DeepSeek识图审核

分模块截图标注网络标签+连接关系，喂DeepSeek识图，输出带数据锚点+存疑点

8.8 智谱文字深检+交叉验证

喂网表+功能文档+标签总表+DeepSeek存疑点，与8.7交叉比对，两个模型都通过才算过

⚠ 双模型必须独立审查：分别发问题文档，各自独立输出结论，最后合并比对。不一致项人工复核。禁止在同一对话里让两边传话

出口：八项全绿 → 原理图基线存档

九、PCB设计

  • ☐ 布局预规划：九宫格分区图，电气相关模块相邻，放电通路一列到底
  • ☐ 模拟/数字分区：ADC走线远离I2C时钟等高频数字信号
  • ☐ 布局：信号流 电源→MCU→外设，热敏件远发热区，去耦紧贴IC
  • ☐ 提炼各IC的PCB layout硬约束（EP过孔/去耦放置/天线净空/走线规则等），按约束清单逐条布局布线
  • ☐ 走线：放电1mm→电源0.5mm→信号0.25mm，GND铺铜，大电流直线不过孔，功率焊盘全连接禁十字花
  • ☐ DRC→0 + 3D预览无重叠

出口：DRC通过 + 3D确认 + layout约束逐条满足 + STEP已导出

十、下单前终检

  • ☐ BOM↔原理图双向核对 + SMT库存确认 + 换料费预估
  • ☐ Gerber完整性 + 成本核算

出口：下单文件齐 + 成本确认 + 三方一致

十一、实物验证

  • ☐ 电源分步上电法：
    • 第一步：不焊MCU等贵重器件，先验证充电IC和LDO，示波器看启动波形无过冲/震荡
    • 第二步：焊MCU最小系统（电源+EN+下载口），确认稳定识别、可下载程序
    • 第三步：逐个加入外围模块，问题隔离在最小系统
  • ☐ 目检 → 万用表短路排查(3V3/GND, VBUS/GND, VBAT/GND，绝不上电先)
  • ☐ 烧录失败直接终止，排查硬件，不继续后续功能测试
  • ☐ 功能模块逐级验证 → 电池接入(最后)
  • ☐ 各引脚参数在控制内、有冗余
  • ☐ 资深老手终审
  • ☐ 问题记录：致命/重要/轻微

出口：实物测试通过 + 产品可交付

附录：踩坑记录

  • 采样电阻被同名net旁路→短路：严重度=致命, 防范措施=同名net超2模块必须拆中间节点，采样两端net名不同, 对应阶段/审查步=六/8.2
  • USB D+/D-缺串联电阻+D+上拉→电脑无法枚举：严重度=致命, 防范措施=外部通信接口必须对照芯片手册参考设计，逐脚核对阻容网络, 对应阶段/审查步=8.3/8.6
  • BOOT接错引脚+GPIO8 NC→非法启动组合：严重度=致命, 防范措施=strapping引脚必须查默认态+做真值表, 对应阶段/审查步=8.4
  • BOOT按键常低→永远进下载模式出不来：严重度=致命, 防范措施=BOOT默认高电平(上拉3V3)，按下才拉低, 对应阶段/审查步=8.4
  • 嘉立创编号靠记忆写错：严重度=重要, 防范措施=BOM审核时每个编号必须搜库确认, 对应阶段/审查步=三
  • MOSFET Vgs(th)与驱动电压不匹配：严重度=重要, 防范措施=MOS选型必须确认驱动电压能完全导通, 对应阶段/审查步=三
  • ESP32-C3下载模式与ESP32-D相反：严重度=致命, 防范措施=每次用新MCU先查下载模式，不惯性套用, 对应阶段/审查步=8.4
  • 6P Type-C无数据线→无法烧录：严重度=致命, 防范措施=烧录链路完整性必须作为独立检查项, 对应阶段/审查步=8.5
  • 开发板拆解丢接口细节→废板：严重度=致命, 防范措施=拆到PCB时必须逐项检查"开发板做了什么我没画", 对应阶段/审查步=8.3/8.6
  • 模块验证OK整体漏→网络级问题：严重度=致命, 防范措施=模块与整体必须分开做再融合, 对应阶段/审查步=五
  • PDF图表信息文本提取遗漏：严重度=致命, 防范措施=必须翻PDF原图确认，文本不替代图, 对应阶段/审查步=三
  • 拓扑沿用旧设计→惯性假设残留：严重度=致命, 防范措施=拓扑独立论证，"之前这么设计的"不是理由, 对应阶段/审查步=二
  • 工作模式未定义→供电架构矛盾：严重度=致命, 防范措施=阶段一强制定义工作模式, 对应阶段/审查步=一
  • 电源树未画→压降/路径问题漏审：严重度=致命, 防范措施=拓扑阶段强制绘制电源树+压降审查+路径隔离论证, 对应阶段/审查步=二
  • 参考设计盲目抄→场景不适用：严重度=重要, 防范措施=参考设计必须走完论证流程, 对应阶段/审查步=铁律7

相比V2.0增补内容

  • ✅阶段一新增工作模式定义（强制出口）
  • ✅新增阶段二：拓扑从零构建与独立论证（电源树+压降审查+路径隔离）
  • ✅阶段三强化：电源完整性审查+复位/EN时序审查为强制项
  • ✅新增阶段四：分模块验证（独立于整体审视）
  • ✅阶段五强化：总线/接口完整性审查
  • ✅阶段十一强化：电源分步上电法
  • ✅铁律增至20条，新增模块整体分合/参考设计论证/方法论迭代等
  • ✅踩坑记录增补5条（模块整体/PDF图表/拓扑惯性/工作模式/电源树/参考设计）
  • ✅整体审视与模块验证明确分离，不再混做
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